Panel-Link.doc

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1、Issued Date: Dec. 29, 2008Model No.: Panel LinkPreliminary Panel Link的設計Project NameCustomer: 南海奇美/技術行銷處/電子工程師 李橋生 Note: 日期修改者/分機版本2008/12/29李橋生/81703V.120 Version1.0目綠1.Panel Link概述21.1 Panel Link的介紹21.2 DVI接口介紹31.2.1 DVI接口概述31.2.2 DVI接口的工作原理41.3 LVDS信號的介紹51.3.1 LVDS信號傳輸組成61.3.2 LVDS信號電平特性61.3.3 LV

2、DS信號抗干擾特性61.4 Panel Link的架構72.主要IC介紹72.1 SiI 1161的介紹72.1.1 SiI 1161的主要功能72.1.2 功能模塊圖82.1.3 SiI1161管腳功能說明92.2 SN75LVDS83的介紹102.2.2 SN75LVDS83的功能模塊圖102.2.3 SN75LVDS83的引腳説明113. EDID介紹124. 電路介紹134.1 各部分電路介紹144.1.1 DVI接口電路144.1.2 晶片外圍電路154.1.3 晶片供電與退耦電路164.2 PCB Layout175.量波形的分析186. 總結201.Panel Link概述1.1

3、 Panel Link的介紹Panel Link是Silicon Image公司提出的一種接口技術,它基於TMDS協定作為基本電氣連接,將按TMDS協定編碼後視頻信號通過解碼IC解碼後送給數位顯示設備。其工作過程是先將從DVI接口輸入的TMDS信號轉換為TTL電平,然後再將TTL電平信號轉換為LVDS信號輸出到Panel中進行顯示。本Panel Link專案採用了常用的DVI接口作為信號傳輸接口,從DVI接口輸入的視頻信號通過SiI1161解碼後,再通過SN75LVDS83將TTL電平信號轉換為LVDS電平信號輸出到Panel。1.2 DVI接口介紹1.2.1 DVI接口概述數位視頻接口DVI

4、(Digital Video Interface)是由DDWG推出的接口標準。它用來傳輸未經壓縮的高清晰度數位信號,是目前最典型的數位視頻接口之一,可以用於計算機的數位圖形信號和數位電視視頻信號,它可以支持1600*1200/85Hz的UXGA和2048*1536/75Hz的QXGA計算機顯示格式以及720p、1080i、1080p等高清晰度數位電視信號。目前有DVI-D和DVI-I兩種不同的接口形式。DVI-D只有數位接口,DVI-I有數位和類比接口。表1和表2為這兩種接口的引腳說明。DVI-D:PinSignal AssignmentPinSignal AssignmentPinSigna

5、l Assignment1TMDS Data2-9TMDS Data1-17TMDS Data0-2TMDS Data2+10TMDS Data1+18TMDS Data0+3TMDSData2/4 Shield11TMDS Data1/3 Shield19TMDS Data0/5 Shield4TMDS Data4-12TMDS Data3-20TMDS Data5-5TMDS Data4+13TMDS Data3+21TMDS Data5+6DDC Clock14+5V Power22TMDS Clock Shield7DDC Data15Ground(for +5V)23TMDS Clo

6、ck+8No Connect16Hot Plug Detect23TMDS Clock-表1. DVI-D引腳的說明DVI-I:PinSignal AssignmentPinSignal AssignmentPinSignal Assignment1TMDS Data2-9TMDS Data1-17TMDS Data0-2TMDS Data2+10TMDS Data1+18TMDS Data0+3TMDS Data2/4 Shield11TMDS Data1/3 Shield19TMDS Data0/5 Shield4TMDS Data4-12TMDS Data3-20TMDS Data5-5

7、TMDS Data4+13TMDS Data3+21TMDS Data5+6DDC Clock14+5V Power22TMDS Clock Shield7DDC Data15Ground(for +5V)23TMDS Clock+8Analog Vertical Sync16Hot Plug Detect23TMDS Clock-C1Analog RedC2Analog GreenC3Analog BlueC4Horizontal Sync AnalogC5Analog Ground表2. DVI-I引腳的說明其中 C1:類比視頻信號 三基色信號線中的紅 C2:類比視頻信號 三基色信號線中的

8、綠C3:類比視頻信號 三基色信號線中的藍C4:類比視頻信號 (水準掃描)行同步信號C5:類比視頻信號 地線8 Pin:類比視頻信號 (垂直掃描)場同步信號DVI標準包括支持HDCP的内容,也包括支持VESA組織的EDID(Extended Display Identification Data擴展顯示識別數據)和DDC(Data display channel顯示數據通道,用於讀出EDID)。 1.2.2 DVI接口的工作原理DVI是基於TMDS(Transition Minimized Differential Signaling,轉換最小差分信號)技術來傳輸數位信號,TMDS運用先進的編碼

9、演算法把8bit數據(R、G、B中的每路基色信號)通過最小轉換編碼為10bit數據(包含行場同步信號、時鐘信號、數據DE、糾錯等),經過DC平衡後,採用差分信號傳輸數據,它和LVDS、TTL相比有較好的電磁相容性能,可以用低成本的專用電纜實現長距離、高品質的數位信號傳輸。TMDS技術的連接傳輸結構如圖1所示。圖1. TMDS連接傳輸結構DVI數位信號傳輸有單連接(Single Link)和雙連接(Dual Link)兩種方式,對於單連接,僅用DVI接口的1/2、 9/10、17/18腳傳輸,它的傳輸速率可達4.9Gbps,雙連接可達9.9Gbps。對於DVI接口更為關鍵的是EDID編程和HDC

10、P功能的實現,EDID是為PC顯示器設置的優化顯示格式數據規範,存儲在顯示器中專用的1Kb的EEROM存儲器中(即EDID信息結構是128Byte);HDCP系統是DVI接口中,在發送設備(即主機)和接收設備間保護數位信號正常合法傳輸,防止非法接收的一種加密系統。 圖2為DVI接口系統工作流程。圖2. DVI接口系統工作流程從圖2中可以看出,當DVI接口的熱插拔腳為高電平時,認為此時物理連接開始,信號發送端通過DDC數據線訪問存儲器中的EDID信號,以確定顯示器的相關顯示屬性,如果EDID正確後主機再進行HDCP確認和發送HDCP KEY信號,只有當HDCP通過鑒定後才進行數據傳輸;在這兩個環

11、節中只要一個環節出錯就表示DVI物理連接失敗而中止數據傳輸。只有EDID和HDCP都實現後,DVI接口才是真正的數位接口。通過以上介紹,可以歸納出DVI接口的優點與缺點。DVI接口的主要優點有: 1. 可以傳輸大容量的高清晰度數位電視信號,適用于各種平板顯示器接口,包括各種平板電視機; 2. 採用了HDCP技術,具有防複製功能; 3. 具有分辨率自動識別和縮放功能; 4. 可以兼容類比電視信號的傳輸。DVI接口的主要缺點有:1. 體積大,不適用於便擕式設備;2. 只能傳輸數位RGB基色信號,不支持色差信號Y、Pb、Pr傳輸;3. 只支持8比特的RGB基色信號傳輸,不支持更高量化級的數位視頻信號

12、;4. 不能傳輸數位音頻信號。1.3 LVDS信號的介紹LVDS(Low Voltage Differential Signaling,低電壓差分信號)是一種低擺幅的差分信號技術,它使得信號能在差分PCB線對或平衡電纜上以幾百Mbps的速率傳輸,其低壓幅和低電流驅動輸出實現了低雜訊和低功耗。LVDS傳輸支援速率一般在155Mbps(大約為77MHZ)以上。1.3.1 LVDS信號傳輸組成圖3. LVDS信號傳輸組成LVDS信號傳輸一般由三部分組成(如圖3所示):差分信號發送器,差分信號互聯器,差分信號接收器。差分信號發送器:將非平衡傳輸的TTL信號轉換成平衡傳輸的LVDS信號。差分信號接收器:

13、將平衡傳輸的LVDS信號轉換成非平衡傳輸的TTL信號。差分信號互聯器:包括聯接線(電纜或者PCB走線),終端匹配電阻。按照IEEE規定,電阻為100歐。通常可選擇為100,120歐。1.3.2 LVDS信號電平特性LVDS物理介面使用1.2V偏置電壓作為基準,提供大約400mV擺幅。 LVDS驅動器由一個驅動差分線對的電流源組成(通常電流為3.5mA),LVDS接收器具有很高的輸入阻抗,因此驅動器輸出的電流大部分都流過100的匹配電阻,並在接收器的輸入端產生大約350mV 的電壓。 電流源為恒流特性,終端電阻在100120歐姆之間,則電壓擺動幅度為:3.5mA * 100 = 350mV;3.

14、5mA * 120 = 420mV。 1.3.3 LVDS信號抗干擾特性從差分信號傳輸線路上可以看出,若是理想狀況,線路沒有干擾時, 在發送側,可以形象理解為: IN= IN+-IN-在接收側,可以理解為: IN+-IN-=OUT所以:OUT=IN在實際線路傳輸中,線路存在干擾,並且同時出現在差分線對上, 在發送側,仍然是:IN=IN+-IN-線路傳輸干擾同時存在於差分對上,假設干擾為q,則接收則: (IN+q)-(IN-+q)= IN+- IN-=OUT所以:OUT=IN,雜訊被抑止掉。LVDS接收器可以承受至少1V的驅動器與接收器之間的地的電壓變化。由於LVDS驅動器典型的偏置電壓為+1.

15、2V,地的電壓變化、驅動器偏置電壓以及輕度耦合到的雜訊之和,在接收器的輸入端相對於接收器的地是共模電壓。這個共模範圍是:+0.2V+2.2V。建議接收器的輸入電壓範圍為:0V+2.4V。1.4 Panel Link的架構本Panel Link專案採用了常用的DVI接口作為信號傳輸接口,下圖為本Panel Link專案的架構圖。圖4. Panel Link架構圖從圖4中可以看出,本塊Panel Link採用SiI1161作為TMDS信號的解碼晶片,它將接收到的TMDS信號數據由10bit到8bit的接收與解碼,輸出24bit分量信號和行、場同步信號以及時鐘信號。EEPROM(24LC02)用來存

16、儲128Byte的EDID信號,其中存儲關於顯示器的性能參數方面的數據(包括供應商信號、最大圖像大小、顏色設置、廠商預設置、頻率範圍的限制以及顯示器名和序列號的字符串)。SN75LVDS83是一顆信號電平轉換IC,其作用是用來將從SiI1161輸出的TTL電平信號轉換為LVDS電平信號輸出到Panel;AIC1117-33CY是電壓轉換IC,它將從DVI接口輸入的5V電壓轉換為3.3V為SiI1161和 SN75LVDS83供電,其中24LC02由DVI接口輸入的5V直接供電。2.主要IC介紹本Panel Link專案主要採用的IC有SiI1161和SN75LVDS83,下面分別這兩顆IC的功

17、能來做一定的介紹。2.1 SiI 1161的介紹2.1.1 SiI 1161的主要功能SiI1161晶片可用於各種平板顯示器件中,最高可支持的解析度為UXGA(1600*1200),接收數據時採用時間錯開的方式減少電磁干擾。SiI1161可工作于單像素或雙像素模式,採用高速CMOS工藝,3.3 V供電,100腳LQFP表面貼裝,簡化了PC機與顯示器的接口設計。SiI1161的主要功能:(1)3.3 V核心電壓;(2)採用時間錯開的方式減少地線反彈;(3)支持同步監測和熱拔插機制;(4)支持長達5 m的雙絞線;(5)與DVI 1.0相容;(6)支持雙鏈路模式,最高支持330 pixels。2.1

18、.2 功能模塊圖SiI1161支持24或48 bit的數據圖元輸出,即支持每時鐘單圖元信號或每時鐘雙信號;最高可支持的解析度為UXGA。它的功能模塊圖如圖5所示。圖5. SiI1161的功能模塊圖SiI1161中的PLL用來抑制和排除時鐘通道中的信號抖動,同時PLL電路還產生4路不同相位的,頻率為10倍於輸入時鐘信號的採樣時鐘,控制三基色通道的鎖存器,以實現4倍過採樣技術。內部鎖相環回路從時鐘通道獲得同步時鐘,為後繼的TMDS碼元數據恢復,像素時鐘同步以及TMDS信號解碼提供參考時鐘,將10位元的串列TMDS編碼解碼成8位元並行的像素數據以及相應控制信號,並從輸出接口電路將像素數據、控制信號、

19、場同步信號和行同步信號並行輸出送到後級灰度調製電路。SiI1161通過檢測DE信號的狀態變換來確定鏈路的啟動狀態,如圖6所示,在像素數據時鐘為165 MHz的情況下,經過25個DE週期後,若DE狀態沒有變化,則認為鏈路未啟動,SCDT輸出為0;在SCDT=0的情況下100 ms內,如果像素時鐘有變化,則認為鏈路已啟動,SCDT輸出為1。因此同步檢測信號SCDT可以直接和輸出驅動器電源控制端PDO相連接,這樣就可以讓晶片自動根據鏈路的啟動情況來管理輸出驅動電源供給。SiI1161的PD用於控制整塊晶片的電源供給,如圖7所示,當PD為高電平時,晶片正常工作;當PD為低電平時,晶片的所有輸出引腳輸出

20、為高阻態。推薦通過一個100 的電阻和電源連接。圖6. DE有效或無效時SCDT的波形圖7. PD無效時的輸出控制、數據信號2.1.3 SiI1161管腳功能說明類型符號功能電壓值引腳輸出QE0-QE23QO0-QO23ODCKDEHSYNCVSYNCCTL1-CTL324位偶數據輸出24位奇數據輸出輸出數據時鐘數據輸出允許行同步輸出場同步輸出通用控制輸出3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS10-17,20-27,30-3749-56,59-66,69-774446484740-42輸入RX

21、0+RX0-RX1+RX1-RX2+RX2-RXC+RXC-EXT_RESTMDS電壓差分信號輸入數據對匹配電阻連接端類比差分電壓909185868081939496控制OCK_INVPIXSDFOSTAG_OUTSTSCDTPDOPDODCK極性控制圖元輸出格式選擇ODCK輸出格式選擇數據輸出格式選擇輸出驅動能力選擇同步檢測輸出輸出驅動掉電控制輸入省電模式控制輸入3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS1004173892電源VCCGNDOVCCOGNDAVCCAGNDPV

22、CCPGND數字內核電源數字內核接地輸出部分電源輸出部分接地類比部分電源類比部分接地PLL部分電源PLL部分接地3.3 V0 V3.3 V0 V3.3 V0 V3.3 V0 V6,38,675,39,6818,29,43,57,7819,28,45,58,7682,84,88,9579,83,87,89,929798其他RESERVED保留3.3 V CMOS99表3. SiI1161管腳功能說明2.2 SN75LVDS83的介紹2.2.1 SN75LVDS83的主要功能SN75LVDS83顯示晶片組支持CRT/LCD同步顯示功能,同時也支持24位TTL/ LVDS LCD面板顯示;它主要是將

23、TTL電平信號轉為LVDS電平信號。SN75LVDS83的主要功能有: 1. 28:4 Data Channel Compression at up to227.5 Million Bytes per Second Throughput2. Suited for SVGA, XGA, or SXGA Display Data Transmission From Controller to Display With Very Low EMI3. 28 Data Channels and Clock-In Low-Voltage TTL4. 4 Data Channels and Clock-Ou

24、t Low-Voltage Differential5. Operates From a Single 3.3-V Supply With 250 mW (Typ)6. ESD Protection Exceeds 6 kV7. 5V Tolerant Data Inputs8. Selectable Rising or Falling Edge-Triggered Inputs9. Packaged in Thin Shrink Small-Outline Package With 20-Mil Terminal Pitch10. Consumes Less Than 1 mW When D

25、isabled11. Wide Phase-Lock Input Frequency Range: 31 MHz to 68 MHz12. No External Components Required for PLL13. Outputs Meet or Exceed the Requirements of ANSI EIA/TIA-644 Standard14. Improved Replacement for the DS90C5812.2.2 SN75LVDS83的功能模塊圖SN75LVDS83的功能模塊圖如圖8所示.圖8. SN75LVDS83的功能模塊圖 從圖8中可以看出,SN75

26、LVDS83內包括4個7位移位寄存器,它能同時將4個7位元的並行信號通過移位寄存器後變成差分的串列信號輸出,輸出的差分時鐘信號頻率也變成原來的七倍。2.2.3 SN75LVDS83的引腳説明類型符號功能電壓值引腳輸入D0-D22, D27D23D24D25D26CLKINCLKSEL/SHTDN24位平板顯示數據輸入平板電源控制輸入平板顯示行同步輸入平板顯示場同步輸入平板允許輸入平板移位元時鐘輸入移位元時鐘有效邊沿選擇省電控制輸入3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS3.3 V CMOS51,

27、 52, 54-56, 2-4, 6-8, 10-12, 14-16, 18-20, 22-24, 2725272830311732輸出Y0MY0PY1MY1PY2MY2PCLKOUTMCLKOUTPTMDS電壓差分信號輸出數據對類比差分電壓4847464542414039供電VCCGNDPLLVCCPLLGNDLVDSVCCLVDSGND內核供電電源內核接地PLL部分供電電源PLL部分接地LVDS輸出部分供電電源LVDS輸出部分接地3.3 V0 V3.3 V0 V3.3 V0 V1,9,265,13,21,29,533433,354436,43,49表4. SN75LVDS83的引腳説明3.

28、 EDID介紹EDID(Extended Display Identification Data)是一種 VESA 標準數據格式,其中包含有關監視器及其性能的參數,包括供應商信號、最大圖像大小、顏色設置、廠商預設置、頻率範圍的限制以及顯示器名和序列號的字串。這些信號保存在display節中,用來通過一個 DDC(Display Data Channel)與系統進行通信,這是在顯示器和 PC 圖形適配器之間進行的。存儲在顯示器中專用的1Kb的EEROM存儲器中(即EDID信息結構是128Byte)。表5為VESA標準中的EDID信息結構。AddressNo.bytesDescription00h

29、8BytesHeader00h100h01h1FFh02h1FFh03h1FFh04h1FFh05h1FFh06h1FFh07h100h08h10BytesVendor / Product Identification08h2ID Manufacturer Name0Ah2ID Product Code0Ch4ID Serial Number10h1Week of Manufacture11h1Year of Manufacture12h2BytesEDID Structure Version / Revision12h1Version #13h1Revision #14h5BytesBasi

30、c Display Parameters / Features14h1Video Input Definition15h1Max. Horizontal Image Size16h1Max. Vertical Image Size17h1Display Transfer Characteristic (Gamma)18h1Feature Support19h10BytesColor Characteristics19h1Red/Green Low Bits1Ah1Blue/White Low Bits1Bh1Red-x1Ch1Red-y1Dh1Green-x1Eh1Green-y1Fh1Blu

31、e-x20h1Blue-y21h1White-x22h1White-y23h3BytesEstablished Timings23h1Established Timings 124h1Established Timings 225h1Manufacturers Reserved Timings26h16BytesStandard Timing Identification26h2Standard Timing Identification # 128h2Standard Timing Identification # 12Ah2Standard Timing Identification #

32、12Ch2Standard Timing Identification # 12Eh2Standard Timing Identification # 130h2Standard Timing Identification # 132h2Standard Timing Identification # 134h2Standard Timing Identification # 136h72BytesDetailed Timing Descriptions36h18Detailed Timing Description # 148h18Detailed Timing Description #

33、2 or Monitor Descriptor5Ah18Detailed Timing Description # 3 or Monitor Descriptor6Ch18Detailed Timing Description # 4 or Monitor Descriptor7Eh1BytesExtension Flag7Fh1BytesChecksum表5. EDID Structure Version 1根據VESA規範的EDID標準與相應的面板規格,就可以得出相應面板的EDID信息。表6為奇美26L01(解析度為1366*768)的面板EDID信息。0123456789ABCDEF00

34、00FFFFFFFFFFFF000DAFD204E1100000011F0D0103802119780A62A6A1564898240213484B21280001010101010101010101030101010101010A1D56EA5000163030700436004BCF1000001C000000FE000000000500000000000000000A20000000FE000006000000000000000000000A20000000FE070000000000000000000000000A2000EE表6. 26L01的 EDID信息4. 電路介紹 該電路主要

35、由SiI1161、SN75LVDS83、AIC1117-33CY、24C02、DVI接口這幾個元器件夠成,電路比較簡單。以下PDF文檔為該Panel Link的完整電路圖。 4.1 各部分電路介紹4.1.1 DVI接口電路DVI接口中有+5V電壓,熱插拔檢測(HPD)電壓要求從此電壓獲取,HPD有效電平應大於2.4V,因此接收設備的HPD串聯電阻一般應小於10k。應用中接收設備也可使用此電壓,用於系統供電,但負載電流不應大於50mA,最好小於10mA,以保證HPD電平需要。為保證接口的正常啟動,EDID存儲器供電最好也由發送端+5V產生。圖9. DVI接口外圍電路由圖9可知從DVI接口輸入的T

36、MDS差分信號對直接輸入到SiI1161中,為了防止干擾,在差分信號上接了一個10K的電阻到地;圖中U7(24C02A)為EDID存儲器(128Byte),存放DVI接口所對應的顯示格式、解析度等顯示屬性數據,由信號源端通過DDC通道讀取。4.1.2 晶片外圍電路 為了防止信號被干擾,從SiI1161中輸出的數據信號都串聯了一個22的電阻後再輸入到SN75LVDS83中,並且這個電阻應該靠近SiI1161的輸出引腳端。經SN75LVDS83後,信號由TTL電平變成LVDS電平,通過接口輸出到Panel上。圖10為SiI1161和SN75LVDS83晶片的外圍電路。圖10. SiI1161與SN

37、75LVDS83晶片的外圍電路由SiI1161的規格書可知,該晶片通過檢測DE信號的狀態變換來確定鏈路的啟動狀態,在像素數據時鐘為165 MHz的情況下,經過25個DE週期後,若DE狀態沒變化,則認為鏈路未啟動,SCDT輸出為0;在SCDT=0的情況下100 ms內,如果像素時鐘有變化,則認為鏈路已啟動,SCDT輸出為1。SCDT(Pin8)反映了該晶片是否工作,因此接在該引腳上的發光二極體D3發光就說明該晶片已正常工作。4.1.3 晶片供電與退耦電路SiI161晶片要求電壓為3.3V,分3路供電,分別是類比電路供電AVCC,鎖相環供電PVCC,輸出電路與數位電路採用同樣的電源供電OVCC。P

38、LL為電路提供基準採樣時鐘,對供電品質要求最高,其次是類比部分,數位電路對電源供電要求較低,但功耗最大。高頻電路應採用大小電容並聯退耦,電解電容容量較大,提供電壓穩定作用,應儘量靠近晶片的電源引腳;10100 nF的小電容提供電路暫態供電響應,應在引腳下面,經過孔到電路板背連接,儘量縮短連接長度。電源濾波電感應儘量遠離晶片放置。該電路採用AIC1117-33CY作為5V轉3.3V的電源晶片,圖11為晶片供電電路。圖11. 晶片供電電路4.2 PCB LayoutPCB佈線注意事項:1、差分走線也可以走在不同的信號層中,但一般不建議這種走法,因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的

39、效果,引入共模雜訊。此外,如果相鄰兩層耦合不夠緊密的話,會降低差分走線抵抗雜訊的能力。2、使LVDS驅動器儘量靠近連接器的LVDS端,即盡可能減少線路距離;3、保證LVDS器件的電源品質:使用分散式的多個電容來旁路LVDS設備,表貼電容靠近電源/地層管腳放置;4、使差分線對的長度互相匹配以減少信號扭曲,防止引起信號間的相位差而導致電磁輻射;5、避免會導致阻抗不連續的90度走線,使用圓弧或45度折線;6、儘量使分支和非控制阻抗的走線長度小於12mm或0.5英寸;7、在差分線對內,間距盡可能短並盡可能保持一致,以保持接收器的共模抑制能力和避免差分阻抗的不連續;8、電源走線應儘量粗,並且遠離信號走線

40、,防止信號被干擾。圖12. 完成佈線後的Layout圖圖12為完成佈線後的Layout圖,從圖中可以看出,電源走線比較粗;並且信號線拐角都為45度折線,為了減少干擾,在電路板上打了許多過孔使上下板閒的地充分相連。圖13. 實物圖圖13為實物圖,圖中標出了各IC的相應位置。從DVD輸出的信號通過DVI接口輸出到Panel Link板上后,只有通過EDID和HDCP檢測后才進行數據傳輸,當發光二極管D3亮表明晶片SiI1161已經開始正常工作,並有信號輸出。5.量波形的分析該板在測試時只測量了一些關鍵信號的波形(如TMDS、LVDS和一些控制信號)。下圖為這些信號的波形圖。 圖14. RX0信號(

41、90和91Pin) 圖15. RXC信號(93和94Pin) 圖16. RX1信號(85和86Pin) 圖17. RX2信號(80和81Pin)以上所測的四組波形為DVI接口輸入到SiI1161的TMDS信號,由於是差分信號,它們的波形彼此對稱。 圖18. DE信號(46Pin) 圖19. ODCK信號(44Pin) 圖20. VSYNC信號(47Pin) 圖21.HSYNC信號(48Pin)以上四個波形為SiI1161輸出的控制信號,DE為數據輸出允許信號,當DE為高電平時才允許像素信號輸出;ODCK為時鐘信號,頻率為38.01MHz ;VSYNC為場同步信號,頻率為59.95Hz;HSYN

42、C為行同步信號,頻率為47.40KHz。 圖22. 輸出的像素信號 圖23. DE控制與像素信號圖22為從SiI1161的像素信號,圖23為輸出的像素信號與DE(數據輸出允許信)信號,從圖中可以看出,當DE為高電平時才允許像素信號輸出; 圖24. 輸出的LVDS信號圖24為輸出到Panel的LVDS信號波形,幅值約為3.58V但頻率在9MHz-70MHz之間跳變。6. 總結通過本專案,使我熟悉了DVI接口接收電路的設計,了解了TMDS信號與LVDS信號的差別,並加深了對Or CAD與PADS Layout這兩個軟件的熟練操作;但在實際的設計過程中還有許多不足之処:1. 在電路設計時,對一些電容和電感的取值方面考慮的還不是很周到。2. 在PCB Layout方面,由於以前沒有布差分信號的經驗,所以在布綫的時候有一些方面沒考慮到(比如阻抗匹配,差分信號綫長度等方面);(如發現本報告中的不足之処還望各位指出,謝謝!)

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